4.       长期预测

4.1.    SoC（SMP on a Chip）

在1990年代中后期，RISC SMP 市场的主流是 4、8 和 16 路 SMP。这种“利润最丰厚”的市场，提供了额外的CPU能力来证明应用并行化的效果，而不会产生让人无法接受的成本开销，也不会为应用提供过多无法有效利用的处理器。

目前的趋势是，数年内将能够在单一芯片上实现类似的 SMP尺寸，从而据此做出多方面的预测：

• 在1990年代，RISC SMP 打开了 UNIX 服务器市场，多核芯片能否以与之相同的方式打开并行代码的新市场？
• 为了有效利用多核处理器芯片，是否需要在架构或编程模式上进行根本性改变？或并行应用能否凭借自身的力量发展，还是需要架构方面的增强（如transactional memory）？
• 提高单一芯片的核心/线程数量，是否能够消除绝大多数用户对于更大型 SMP系统的需求？

即使对于单插槽或双插槽系统，每个芯片上核心数量的提高，将会使用户混合运行多线程和单线程作业（这些作业不会使用全部 CPU 核心），更像最近10年中的大型SMP服务器，而不是传统的使用模式。即使是在这些小系统中，核心数量的日益增多也可以扩展虚拟化的采用，支持多个客户操作系统使用各自专用的核心，但竞争使用内存空间、内存带宽、共享缓存及其他共享资源。

4.2.    设计空间的爆炸式增长

在本文开头的简单示例，已经讨论了在定义适当的微处理器芯片指标参数时的复杂性和相当有限的自由度（例如，一或两个核心加上小容量或大容量缓存）。AMD最初销售的双核处理器基于90纳米的工艺技术，年中即将推出的四核Barcelona将基于 65 纳米工艺技术。采用 45 纳米技术，AMD能够将内核数量再翻一倍（8 个内核）；而采用32 纳米技术，AMD则将能够将内核数量再翻一倍（16 个内核），同样22 纳米技术还能够令AMD将内核数量再翻一倍（32 个内核），而这一切都是切实可行的。

最近的研究表明，无论从设计或应用性能的角度来看，CMP 设计空间都是多维的。但问题是，性能与性价比指标的定义已经发展出了很多层次的自由度。若每个应用都拥有不同的单线程性能、多线程性能、单线程性价比和多线程性价比设计点，将更难以做出决定。而且，CPU产量与不断增加的独立“最优”设计点，也将成为芯片产业即将面临的主要挑战。

4.3.    异构化

显而易见，假设不同的资源的成本不同，同类多核芯片不能面向不同工作负载进行优化。若将设计空间扩大加入异构处理器核心，则可增加很多新的自由度。内核间可能不同的参数包括：

• 基本 ISA
• ISA 扩展
• 缓存容量
• 频率
• Issue宽度
• 乱序功能

这一额外的自由度令同质化的多核设计产生了无数的新可能性，既令人兴奋又令人畏惧。

当然，多核心处理器将不限于仅包含 CPU。既然三维图形处理卡已经广泛整合到移动、客户端和工作站系统中，那么将图形处理单元（或图形处理单元的一部分）集成到处理器芯片上应该是自然而然的（详情请参阅 AMD 已发布的“Fusion”计划）。其他类型的异构架构也将成为未来合乎逻辑的选择，但目前来看，好像还没有哪个AMD的竞争对手进行过具有大规模处理器生产意义上的异构化尝试。